bb130:simulations_analogiques []

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  Problème de "check and save" sur cellules standard pour la simulation (L.Royer, mars 18)
 Le 30/03/2018 à 16:00, Laurent ROYER a écrit :
> Chers collègues,
> je soumets à votre expertise le blocage que j'ai sous Virtuoso pour simuler à partir d'une vue adexl.
> Lorsque que je lance la simulation, il m'est demandé, comme c'est souvent le cas, de faire un "update and run" d'une vue schematic contenue dans mon projet.
> Le problème ici est qu'il s'agit d'une cellule standard de la librairie numérique de la techno TSMC 130nm. Cette cellule est donc en lecture seule, je ne peux donc pas faire "check and save".
> Je pourrais la copier en local dans le projet mais cela n'a pas de sens. Je ne comprends pas en fait comment Virtuoso vérifie les cellules à "updater".
> Une idée ? 

Le 30/03/2018 à 16:14, Edouard Bechetoille a écrit :
> C'est une erreur du Design kit fournit sans avoir fait un check and save sur cette cellule.
> Il y a le même problème avec une NAND4 (de mémoire, je ne sais plus laquelle) Fatah avait fait remonté l'intormation.
> Donc tu as découvert une deuxième cellule standart mal << check and saved >>
>
> Tu demandes l'accès super-user et tu fais un check and save pour tous les monde dessus.
> Pas d'autre moyen.
**En fait il y a un courct-circuit sur le schéma de cette cellule dans le kit. Cette erreur est corrigée dans la version beta3 du kit.**

  Simulation des standard PAD (M.Dahoumane, dec.17)


> **I find problems to simulate the schematic of standard PAD cell in tsmc 130 nm. The error message of the simulation is shown bellow : it concerns the following PAD PRUW1216SCDG0, PVDD1CDG, `PVSS1CDG'.**


 

Error found by spectre in `PRUW1216SCDG0', during circuit read-in.

ERROR (SFE-23): "input.scs" 318: The instance `D_0' is referencing an undefined model or subcircuit, `DB'. Either include the file containing the definition of `DB', or define `DB' before running the simulation.\\
Error found by spectre in `PRUW1216SCDG_org_schematic', during circuit read-in.\\
ERROR (SFE-23): "input.scs" 633: The instance `D_0' is referencing an undefined model or subcircuit, `DB'.\\ Either include the file containing the definition of `DB', or define `DB' before running the simulation.\\
Error found by spectre in `PVDD1CDG', during circuit read-in\\
Error found by spectre in `PVSS1CDG', during circuit read-in.\\
>> **Dear Mokrane**

>> **Have you solved the simulation issue? I noticed that there is a device mapping issue on this release of the PDK for IO pad schematics. As a workaround, I suggest you try an older version of the TSMC 130nm PDK (if you have one available), or just an older version of the tpd013nv3 library.**

>> **You can also try to re-import the spice schematics into the OA library, and changing the device mapping. I'll keep you posted on the details, I don't have them available at the moment.**

>>**Best regards,
Tuomas**

  Changement vues standard <-> mismatch (N.Pillet, oct.17)
I just find the command to change the component in a schematic from standard to mismatch view (and reverse).\\
**//10.3 tsmc13rf_device_update(S_option S_libName S_cellName)//**\\
This utility is provided to user to transit the device form Normal deviceto Mismatch device or reverse.
  *S_option: It's a key word that use to decide which kind of device user want transition. If the input is "nor", the device will transit to Normal device. If the input is "mis", the device will transit mismatch device.("nor" or "mis")
  *S_libName: The cell's libary name.
  *S_cellName: The cell that user want to transit.

Example: tsmc13rf_device_update("nor" "pacific_share" "OTA_fast_integ")


  Simulation Corner
  
[[https://atrium.in2p3.fr/232756a8-5258-4aaa-8627-71b44ce53296|Guide pour les simulations Corner]]
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