Bug copier/coller transistors puis changement en version _mis (N.Pillet, oct.18)

J'ai fais une petite vidéo pour expliquer un bug du kit assez vicieux qui arrive lors de la saisie de schéma et qui peut complétement fausser vos résultats de simulation.

https://atrium.in2p3.fr/ded1cf97-3d9f-4b9c-a3e9-7245c837828b

Ce bug a été découvert par Xiaochao et Rachid de l'IPHC, merci à eux.

A+

Nico

Règles de saisie de schéma

• Librairie:
  Les noms des librairies doivent être le plus simple possible, sans abréviation et écrit en minuscule (amplificateur par exemple).\\Les mêmes règles s’appliquent au nom des cellules. On veillera à une notation chronologique de ces dernières (amplificateur01, amplificateur 02, etc…).
  On utilisera les catégories lors du design de brique complexe (par exemple un adc) afin que le designer puisse facilement identifier toute cellule appartenant à la brique en question.
  Les librairies ne doivent pas faire appel à des blocs en dehors de leur propre librairie (quitte à avoir plusieurs fois le même bloc dans le projet).\\Les bancs de test des cellules devront être intégrés dans les librairies des cellules concernées et non dans une librairie à part.

• Schéma
  Les noms de signaux analogiques doivent être courts, tout en minuscule.
  L’usage de signaux globaux pour les alimentations est proscrit. On utilisera pour ces derniers les noms suivant:
  • VDDA pour l’alimentation analogique
  • VDDD pour l’alimentation digitale
  • En cas de troisième, voir quatrième alimentation, le choix revient au designer tant que le début du nom signal est VDD.
  • De même pour les références des alimentations on utilisera VSSA, VSSD, VSSXX…
    Les noms des signaux digitaux devront être formatés comme suit D_nomdusignal.
  • Pour les signaux digitaux, il est demandé de faire suivre le nom d’un b si ce dernier est actif à l’état bas.
  • Le designer portera en annotation sur le schéma toute information nécessaire à la bonne prise en main de la brique (les valeurs des courants de polarisations par exemple).

• Layout
  • Les pins d’entré/sorties du bloc doivent se trouver sur les bords de la cellule afin de faciliter l’interconnexion.
  • Les alimentations devront être distribué au moyen de deux rails dont la disposition est présentée dans la librairie «exemple». Les couches de métallisations pour ces rails sont metal1 pour le VSS et metal2 pour le VDD.
  • Rails d’alimentation: une comparaison sera faite entre la méthode Omega (rail verticaux) et la méthode MicRhAu (rail horizontaux), puis une décision sera prise par la collaboration.
  • A partir du metal2, les signaux verticaux sont routés avec les numéros de métaux pairs, les horizontaux avec les numéros de métaux impairs.
  • Mettre obligatoirement les pins ET les labels dans les layouts.
  • Le pas de grille standard pour le layout est 0.005.
  • Pour des routages de haut niveau il est toléré de passer à un pas plus gros tant qu’il est un multiple du pas de grille minimum.