Accélération simu mixte (H.Mathez, F.Morel nov.18)
H.M.: Avec le simulateur AMS sais-tu s'il existe une façon de faire qui permette de simuler rapidement un slow control (du spi) puis démarrer la simulation analogique ensuite ?
F.M.: Ce qu’il est possible de faire c’est de faire une dynamic transient and relevant les contraintes sur l’analogique (style vabstol, vreftol, liberal) et d’ensuite les contraindre un peu plus.
Pour modifier plusieurs paramètres en même temps regarde :
Article (20470426) Title: Using dynamic parameter in transient simulation to change analog clocks and temperature
URL: https://support.cadence.com/apex/ArticleAttachmentPortal?id=a1O0V000006AgUgUAK
Documents de synthèse :
URL : https://atrium.in2p3.fr/nuxeo/nxpath/default/Atrium/Projets/Projets%20R%26D%20Transverse/BB_130/Information%20TSMC%20130/Dynamic%20Parameter@view_documents?tabIds=%3A&conversationId=0NXMAIN1
URL : https://atrium.in2p3.fr/nuxeo/nxpath/default/Atrium/Projets/Projets%20R%26D%20Transverse/BB_130/Information%20TSMC%20130/Simulation%20Mixte@view_documents?tabIds=%3A&conversationId=0NXMAIN1
Librairies pour le mixte (L.Royer, janv.18)
Les librairies ieee, std et connectLib sont requises pour les simulations mixtes AMS.
Afin qu'elles apparaissent dans les projets de chaque user, j'ai rajouté dans le fichier common_cds.lib:
La librairie de ConnectRules connecLib du kit AMS 0.35 est copiée sous /xusers/3_projets/bb130/.
Attention aux niveaux de tension définis pour les seuils logiques '0' et '1'.
Une librairie équivalente en TSMC existe-t-elle ?
Minuscules pour les blocs VHDL sous Virtuoso (L.Royer, janv.18)
Le VHDL n'étant pas sensible à la casse (majuscule/minuscule), la génération de la cell view correspondant à un bloc VHDL (entity) crée une cell view avec un nom tout en minuscule. Cela ne permet pas de respecter une certaine homogénéité dans la nomination des cells (ex: adcramp01_simu_datawrite dans la lib Adc).